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Allegro OrCAD PSpice Release 17.2

OrCAD Release 17.2
Cadence PCB Release 17.2

Am 3. Juni 2016 wurde auf der Cadence User Konferenz CDNlive in München das neue PCB Release vorgestellt. Im Fokus für dieses Release waren neue Anwendungen für das Internet of Things, Embedded Computing und neuste High-Speed Standards. Das ab sofort verfügbare Release enthält effiziente Lösungen für starrflexible Leiterplatten, Team Design und Miniaturisierung.

Vor über 800 Teilnehmern wurde auf der CDNlive in München das neue Release 17.2 für die Leiterplattensoftware OrCAD und Allegro von Cadence vorgestellt. Tom Beckley (Cadence Vorstandsmitglied) präsentierte eine ganze Reihe von Neuerungen, die von den anwesenden Anwendern mit Begeisterung aufgenommen wurden. Die gesamte PCB Software von Cadence wurde auf 64-Bit Technologie umgestellt, was unter Windows und Linux Zugriff auf mehr RAM-Speicher ermöglicht. Der zusätzlich adressierbare Speicher kann für mehr Hintergrund-Prüfungen und rechenintensive Automatismen genutzt werden, was dem Anwender ein noch effizienteres PCB Design ermöglicht und gleichzeitig die Qualität der Designs verbessert. Die neueste Software ist auch für Windows 10, Suse 11 und Redhat 7.1 verfügbar.

CDNLive 2016
Vorstellung des Cadence PCB Release 17.2 vor 800 Teilnehmern auf der CDNLive in München

Der Fokus des Releases lag unter anderem bei den Anforderungen, die für das Internet of Things (IoT) erforderlich sind. Dazu gehört zum einen der Daten-Import von Altium oder Eagle Designs. Viele Prototypen werden in diesen Systemen erstellt, aber wenn es um die Qualität für die Serienfertigung geht, greifen Anwender lieber auf die skalierbare Cadence Lösung, mit ihren vielen Design Rule Checks und dem umfangreichen Constraint Manager zu. So können in fremden Layout-Systemen erzeugte Schaltungen wiederverwendet werden. Time to Market ist sowohl im Markt für Embedded Computer als auch für das Internet of Things ein wesentliches Kriterium. Darum bietet Intel einen Design Review Service mit dem Intel Schematic Connectivity Format (ISCF) an. Das Tool OrCAD Capture kann nun das ISCF-Format direkt exportieren, um diesen Service zu beschleunigen.


Schaltplaneingabe

DEHDL Release 17.2
Standardschnittstelle definieren

Im Stromlaufplan-Modul gibt es jetzt die Möglichkeit komplette Standardschnittstellen zu definieren. So kann eine Schnittstelle (z.B. PCI Express) definiert und bei der Definition komplexe Bus- und Signal-Strukturen mit den dazugehörigen Designregeln zugewiesen werden. Im Schaltplan wird dann zwischen Blöcken nur noch die Schnittstelle gezeichnet und alle anderen Angaben über Signale und Regeln ergeben sich implizit aus der zuvor gemachten zentralen Definition. Das spart nicht nur Zeit, sondern vermeidet auch unterschiedliche Beschreibungen für die gleiche Schnittstelle in verschiedenen Designs.


PSpice

PSpice Release 17.2
PSpice Device Model Interface

In PSpice wurde ein Device Model Interface (DMI) eingeführt, mit dem sehr schnell ein generischer Platzhalter als Rahmen für ein PSpice Modell definiert werden kann. Innerhalb dieses Rahmens lassen sich einfach Softwarebeschreibungen in C, C++ oder SystemC einbinden. Damit vervielfacht sich das Einsatzgebiet des für analoge Schaltungen bekannten Simulators. Die meisten IoT-Schaltungen haben heute neben einem sensiblen Bereich mit analogen Bauteilen auch digitale Bauteile, die Steuerungs- und Regel-Algorithmen enthalten, die mit einer Programmiersprache beschrieben werden. Über das Device Model Interface (DMI) werden nun die Algorithmen zusammen mit den analogen Bauteilen des Systems in einer Simulation gemeinsam simuliert. Für den Test und die Verifikation lassen sich auch die Rahmenbedingungen für Worst-Case-Simulationen z.B. mit SystemC beschreiben und in der Simulation verwenden.

PSpice Hardware in the Loop HiL
PSpice Hardware in the Loop (HiL)

Im Hinblick auf IoT kommen zu den analogen und digitalen Bauteilen noch Sensoren hinzu, deren Messergebnisse (z.B. Temperatur) in einer App angezeigt und ausgewertet werden. Für diese Anwendungsfälle wurde PSpice so erweitert, dass auch Hardware in the Loop (HIL) mit den Sensoren simuliert werden kann. Günstige Sensoren für IoT Anwendungen haben häufig ein Rauschen, das über spezielle Rausch-Filterschaltungen bzw. Algorithmen bereinigt wird. Hier ist es sinnvoll das Verhalten des realen Sensors als Hardware in die Simulation mit einzubeziehen. Für die Kopplung von Hardware mit PSpice gibt es ebenfalls generische Modelle, mit denen dann z.B. über den USB-Anschluss des Computers mit einer IoT Hardware (Arduino, Raspberry PI, eigene Designs) kommuniziert wird. In der Systemschaltung können jetzt sowohl die Sensoren als Hardware, mit Matlab Simulink erstellte Rauschfilter, Auswerte-Algorithmen in C/C++/SystemC und analoge Bauteile als ein komplettes System simuliert werden.


PCB Editor

Im PCB Editor dem skalierbaren Layout-Modul von OrCAD und Allegro standen zwei Bereiche im Fokus dieses Releases. Zum einen die erneute Steigerung der Effizienz bei widerkehrenden Tätigkeiten wie Farbeinstellungen und der Bearbeitung von Kupferflächen. Diese Neuerungen sind zwar unspektakulär, verbessern aber die Ergonomie und Ease of use des Tools.

PCB Editor Stack up
PCB Editor stack-up

Zum anderen wurde die Datenbasis für starrflexible Leiterplatten erheblich erweitert. Durch den anhaltenden Trend der Miniaturisierung werden zunehmend Kabelverbindungen durch flexible Folien zwischen zwei Leiterplatten verwendet. Um die für die Fertigung und Bestückung erforderlichen Besonderheiten zu dokumentieren und spezielle Designregeln zu definieren und über Online-DRCs zu prüfen wurden viele Ergänzungen eingebracht. Alle Ausgaben für Starr-Flex sind auch mit dem Standard IPC2581 kompatibel.


Allegro Harmony
Layout im Team

Für die Anforderungen aus den Bereichen Embedded Computing und Steuergeräte für die Automobilindustrie wurde das Team Design um eine weitere Form der Zusammenarbeit ergänzt. Bisher war es nur möglich, Designs in Bereiche aufzuteilen, diese Layoutern zuzuweisen und die Ergebnisse wieder zusammenzuführen. Jetzt wurde eine neue Methode ergänzt, in der ein Layouter seine Kollegen spontan zur Mitarbeit in seinem Design einladen kann. Dann können mehrere Mitarbeiter gleichzeitig in einem Design alle Elemente bearbeiten, die persönliche Disziplin ist dann die einzige verbleibende Limitierung.


Signalintegrität und Powerintegrität

Bei der Produktgruppe Sigrity für SI- und PI-Simulationen gab es zwei wesentliche Neuerungen. Zum einen wurden die internen Solver um einen 3D Vollwellen- und einen quasistatischen Solver erweitert. Somit kann die Software jetzt Signalstrecken in Bereiche unterteilen und den entsprechend besten Solver nutzen um schnell akkurate Ergebnisse in Sign-Off Qualität zu bekommen. Zum anderen wurde die Integration in den PCB Editor, das Layout Tool, weiter vorangetrieben. Standardisierte Simulationen können jetzt wie Design Rule Checks im Hintergrund ohne spezielle Fachkenntnisse ausgeführt werden. Die Ergebnisse werden auch für Layouter verständlich im PCB Editor angezeigt. Damit wird ein wesentlicher Punkt adressiert. Bei der Simulation heißt es immer: „Die kritischen Signale sollen simuliert werden“.

Sigrity ERC
Screening erkennt Impedanzsprünge

Durch die Miniaturisierung und sinkende Versorgungsspannungen können durch das Layout auch normale Signale plötzlich kritisch werden. Diese Signale werden durch umfassendes Screening erkannt und dem Layouter als kritisch angezeigt. Häufig lässt sich das Problem durch Änderungen der Versorgungslagen oder Rückstrom-Vias lösen. Falls dies nicht möglich ist, dann ist klar, dass dieses Signal kritisch bleibt und durch eine detaillierte Simulation eines SI-Experten die Auswirkung geklärt werden muss.

Im Laufe des Designablaufs werden erst die kritischen Leitungen verlegt. Später werden aber die Formen der Versorgungslagen verändert. So kommt es in der Praxis häufig vor, dass Teile eines kritischen Signals über einen Schlitz in der Versorgungslage geführt werden. An Stellen ohne Referenzlage ändert sich die Impedanz der Leitung erheblich und es kommt zu Störungen der zu übertragenden Signale durch Reflektionen. Mit den neuen Checks für Layouter werden solche Impedanzsprünge aufgezeigt und können schnell korrigiert werden. Es lassen sich auch heimtückische Probleme finden, wenn beispielsweise von einem 32 Bit breiten Bus nur ein Signal über eine nachträglich eingefügte Aussparung in der Versorgungslage geroutet wurde. Solche Fehler führen bei diesem einen Bit zu sporadischen Übertragungsfehlern und werden vom SI-Experten meist nicht gefunden, da er nur die Topologie exemplarisch mit einem Bit für den ganzen Bus simuliert und 31 Bits den Vorgaben entsprechen.

Via Structures
Definierte Via Strukturen

Weiterhin lassen sich Strukturen von Durchkontaktierungen erfassen und als definiertes Muster im Layout wiederholt platzieren. Der Vorteil ist, dass diese Strukturen einmalig auf ihre SI- und PI-Eigenschaften untersucht werden können und man immer die gleichen Verhältnisse einsetzt und keine Überraschungen erlebt. Diese Arbeitsweise wird ab Übertragungsgeschwindigkeiten ab 3 Gbit empfohlen. In der Simulation ist jetzt auch ein USB 3.1 Compliance Test enthalten. D.h. alle Parameter die für diese neue Schnittstelle eingehalten werden müssen, insbesondere die Strombelastbarkeit können überprüft werden.

Die tiefere Integration von Allegro Sigrity OptimizePI ermöglicht es jetzt dem Layouter ohne spezielle Fachkenntnisse die Stabilität des Versorgungssystems zu verbessern. Es werden nach einer Analyse im Hintergrund die Kondensatoren angezeigt, die eine hohe Anschlussinduktivität haben. Diese hohen Werte entstehen durch die Geometrie des Layouts von der Zufuhr der Versorgungsspannung bis zum Abblockkondensator. Das Screening der Leiterplatte kann in wenigen Minuten tausende von Kondensatoren nach der Qualität der Anschlussinduktivität sortieren. Durch Cross proben zwischen dem Report und der entsprechenden Stelle im Layout kann sehr schnell und einfach die Zuleitung verbessert und gleichzeitig die Qualität der Versorgungsspannung ohne Mehrkosten deutlich gesteigert werden.

Ein ähnliches Verfahren ist auch für die EMV-Stabilität der Versorgungslagen möglich. Nach einer Simulation wird gezeigt, auf welchen Versorgungslagen es zu Resonanzen kommt. Das Tool gibt verschiedene Vorschläge an, wie durch ein oder zwei zusätzlich platzierte Kondensatoren diese Resonanzfrequenzen beseitigt und somit schwingende Versorgungslagen stabilisiert werden.